靜電和靜電放電(ESD)在我們的日常生活中無處不在，尤其是當手持電子設備向輕薄小巧方向發(fā)展而且產品功能不斷增加時，它們的輸入/輸出端口也隨之增多，導致靜電放電進入系統(tǒng)并干擾或損壞集成電路，因此如何進行有效的ESD保護已成為電子設備制造商面對的重要課題。

ESD成IC設計又一挑戰(zhàn)

對電子器件來說，一次我們無法察覺的輕微靜電放電就可能對其造成嚴重的損傷。泰科電子瑞侃電路保護產品應用工程經(jīng)理董告訴《中國電子報》記者，據(jù)統(tǒng)計，超過60%的IC失效都源于ESD。

隨著超大規(guī)模集成電路工藝的高速發(fā)展，特征尺寸已經(jīng)到深亞微米階段，大大提高了集成電路的性能及運算速度，但隨著器件尺寸的減小，對可靠性的要求也越來越高。

高集成度意味著單元線路會越來越窄，耐受靜電放電的能力越來越差，此外大量新發(fā)展起來的特種器件所使用的材料也都是靜電敏感材料，從而讓電子元器件，特別是半導體材料器件對于生產、組裝和維修等過程環(huán)境的靜電控制要求越來越高。而靜電放電對器件可靠性的危害變得越來越顯著。ESD經(jīng)常發(fā)生并影響到所有手持設備，必須對IC加以保護，因為其中大多數(shù)無法承受高于2kV的ESD。

在目前ESD保護很受關注的情況下，IC設計對ESD更加敏感，ESD自然成為設計面臨的挑戰(zhàn)。安森美半導體公司亞太副區(qū)市場營銷總裁麥滿權認為，設計人員必須使IC盡可能提供濟有效的ESD保護，而又要為額外的保護元件提供電路板空間。電子電路的輸入/輸出連接器為ESD的進入提供了路徑。以手機為例，音量鍵、語音鍵、智能鍵、充電器插口、配件連接端口、揚聲器、鍵區(qū)、擴音器、SIM卡、電池接頭等都可能成為ESD的進入點，使之輕松到達電路及電壓敏感型元件。當進入的ESD電壓足夠高時，就會在IC器件的電介質上產生電弧，在門氧化物層燒出顯微鏡可見的孔洞，造成器件的長久損壞。

麥滿權表示，人們曾經(jīng)嘗試將ESD保護與CMOS芯片集成在一起。但是隨著半導體工藝向65nm以下轉移，原來在1.5μm工藝的芯片面積上只占幾十分之一(獲得2kVESD保護)的ESD保護電路已經(jīng)無法容納于現(xiàn)在只有幾個納米的芯片之中了。在65nm工藝下，ESD保護電路的面積甚至超出了整個芯片的面積。相反，工藝越來越精細，對需要ESD保護的要求就越高。因此，有效的ESD保護已不能完全集成到CMOS芯片當中了。

此外，對電子設備來說，外部保護器件可以更有效地防止ESD輕松進入電路及電壓敏感型元件。強制性ESD抑制標準IEC61000-4-2要求保護器件應放置在連接器或端口處，以便在ESD進入電路板之前有效抑制ESD損害的發(fā)生。

尺寸縮小凸顯ESD問題

NXP半導體公司TamimP.SidikI博士表示，過去的幾十年中，集成電路特征尺寸持續(xù)小型化的趨勢推動半導體廠商不斷地改進芯片性能，減小功耗，并通過將越來越多的晶體管集成到一顆芯片上來降低成本。亞微米電路的小型化雖然具有眾多優(yōu)點，但卻也有一個非常顯著的缺點：需要集成足夠強大的ESD保護電路。

隨著技術工藝的進步，ESD保護電路所需的相對面積在增加。原因在于ESD保護隨二級管的面積而變化，而這些二極管無法與晶體管邏輯功能所需的尺寸同比例縮小。顯然，對于非常先進的工藝來說，集成足夠強大的ESD保護電路有著物理和經(jīng)濟上的局限。先進的芯片總是力圖在功耗和速度上達到濟優(yōu)化，而并非在ESD保護上。ESD保護電路的濟優(yōu)化會使芯片的其他參數(shù)過允許范圍。

更小的特征尺寸(溝道長度)和相關的更薄更小的柵極氧化層使?jié)髺偶夒妷?如CMOS90在1.5V以下)和漏源極電壓下降(如CMOS90<1.6V)。這種芯片對于超電壓非常敏感，尤其對在很低的ESD電平上就能破壞亞微米電路的ESD放電極為敏感。同樣地，如果消費類電子/計算機產品的開發(fā)人想制造兼容CE標準的設備，并且想避免由ESD和其他放電問題引起的高返修率，外部主板級ESD保護成為一種必需。總的來說，今天的ESD問題如不解決，今后應用到更小的功能尺寸時，這個問題就會變得相當棘手。